用vhdl设计4位同步二进制加法计数器
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_11.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4B IS
PORT ( CLK,RST : IN STD_LOGIC;
DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );
END;
ARCHITECTURE DACC OF CNT4B IS
SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);
BEGIN
PROCESS(CLK,RST)
BEGIN
IF RST = '0' THEN Q1<="0000";
ELSIF CLK'EVENT AND CLK = '0' THEN
Q1<=Q1+1;
END IF;
END PROCESS;
DOUT<=Q1 ;
END;追问谢谢
追答不客气。请采纳。
