如何仿真IP核
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发布时间：2022-04-20 09:44
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热心网友
时间：2023-07-14 03:41
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
1． 在 ISE 集成环境中仿真 IP核 IP 核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直接对它加 testbench 后进行仿真。如下两图所示。
2．在 modelsim中仿真 ip 核 a．在 modelsim中编译库（Xiliinx） （1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夹 Xilinx_lib（$代表安装盘符） （2）打开 Modelsim->File->Change Diriectory，将路径指向刚才新建的文件夹 Xilinx_lib，这样 Xilinx 编译的所有库都将会在该文件夹下。 （3）编译 Xilinx 库。在$Xilinx->verilog->src 下有三个库“simprims”，“unisims”和“xilinxcorelib”。在 modelsim 的 workpace 窗口 Library 属性中点右键->new->library（或在File 菜单下 new->libary），输入库名（自定义）如 Xilinx_lib_tt，这样在 workpace library 属性下就可看到 Xilinx_lib_tt 了。 （4）modelsim 中选中 compile，在弹出的对话框中，library 选择刚才新建的 xilinx_lib_tt，查找范围为 xilinx 库（$Xilinx/verilog/src/），如 XilinxCoreLib，选中文件编译即可。 b． 在 modelsim中加载已编译的库 当要在 modelsim 中仿真带有 ip 核的设计时，需要加载对应公司的库才能仿真。仿真Xilinx 公司ip 核时需要在原工程文件中加入 ip 核的行为描述文件（<核名>.v）。 如果工程文件直接包含在 xilinx“ XilinxCoreLib” library中，则可直接进行仿真。 如果工程文件开始默认包含在“work”library 中，则需要在 Simulation->Start Simulation->library 中添加已编译的库，如图示。这样就可以对 ip 核进行仿真了。 aa．在 modelsim中编译 Altera 的库与 Xilinx方法一样 bb．在 modelsim中对 ip 核进行仿真，与 xilinx 一致；首先需要在 modelsim工程中加入设计文件，testbench 文件以及核的行为描述文件（<核名>.v）；其次，自 File 菜单中更改库路径指向已编译的 altera库路径（否则原先编译的 altera 库将变为不可用，unavailable），这时原先编译的库将变为可用，然后在 Simulation->Start Simulation->library中添加库路径（同Xilinx，图4，图附 3）。
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时间：2023-07-14 03:41
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了...
